Les progrès dans le conditionnement des puces offrent un avantage concurrentiel aux entreprises, car elles sont en mesure d'offrir davantage de composants aux clients.

Abstrait

Dans le paysage en évolution rapide de la technologie des semi-conducteurs, le conditionnement des puces joue un rôle central en permettant la création de dispositifs électroniques plus petits, plus rapides et plus puissants. À mesure que la demande de fonctionnalités accrues dans les appareils augmente, les entreprises sont soumises à une pression constante pour offrir davantage de composants à leurs clients dans des formats limités. Ce livre blanc explore les avancées récentes en matière de conditionnement de puces, telles que le conditionnement 2,5D et 3D, les matériaux avancés et l'intégration hétérogène, et comment elles offrent un avantage concurrentiel aux entreprises en améliorant leur capacité à fournir davantage de composants aux clients sans compromettre les performances. taille ou efficacité énergétique.

Introduction

L'emballage des semi-conducteurs a parcouru un long chemin depuis ses débuts, lorsque les circuits intégrés étaient enfermés dans de simples boîtiers en plastique ou en céramique. Aujourd'hui, le conditionnement des puces est devenu un moteur essentiel de l'innovation, permettant aux entreprises d'offrir davantage de composants et de fonctionnalités à leurs clients dans des formats de plus en plus réduits. Cet avantage concurrentiel est obtenu grâce à une combinaison d’avancées technologiques qui améliorent la densité, les performances et l’efficacité des dispositifs semi-conducteurs.

La nécessité de progrès dans le conditionnement des puces

La demande d’appareils électroniques plus petits, plus puissants et riches en fonctionnalités n’a jamais été aussi forte. Cette demande exerce une immense pression sur les fabricants de semi-conducteurs pour qu'ils fournissent des puces capables d'accueillir davantage de composants sans sacrifier les performances, la taille ou l'efficacité énergétique. Les techniques d'emballage traditionnelles présentent des limites qui entravent l'intégration de composants supplémentaires.

Histoire

Techniques d'emballage traditionnelles

Née dans les années 1950 et toujours d'actualité aujourd'hui, la technologie wire-bond sert de méthode d'interconnexion qui relie la carte de circuit imprimé (PCB) au carré de silicium du circuit intégré, appelé puce. Cette connexion est établie grâce à des billes de soudure et de fins fils métalliques. Bien que la liaison filaire consomme moins d'espace que les puces en boîtier traditionnelles et permette des connexions sur des distances relativement longues, elle est susceptible de tomber en panne dans des conditions de température, d'humidité et de cycles de température élevés. De plus, le processus de formation séquentielle de chaque liaison introduit de la complexité et peut ralentir la fabrication.

La première avancée significative dans la technologie de l’emballage est apparue au milieu des années 1990 avec les flip chips. Dans cette approche, une puce est utilisée dans une orientation face vers le bas, utilisant toute la surface de la puce pour l'interconnexion via des « bosses » de soudure qui établissent une liaison entre le PCB et la puce. Cette configuration se traduit par un facteur de forme ou une taille matérielle plus petite et permet un taux de propagation du signal plus élevé, facilitant une transmission plus rapide du signal de l'émetteur au récepteur. L'emballage à puce retournée est actuellement la technologie la plus répandue et la plus rentable, principalement utilisée dans les unités centrales de traitement, les smartphones et les solutions de systèmes en boîtier radiofréquence. Bien que les puces retournées offrent des avantages tels qu'un assemblage compact et une résistance aux températures élevées, elles nécessitent un placement sur des surfaces exceptionnellement planes et ne sont pas facilement remplaçables.

Fig 1 : Historique de l'emballage des semi-conducteurs

Source : AnySilicon

Emballage au niveau de la tranche

Dans le processus d'emballage conventionnel, la plaquette de silicium est initialement divisée en puces individuelles, qui sont ensuite fixées au circuit imprimé (PCB) avec des connexions électriques établies. En revanche, le packaging au niveau de la tranche fonctionne différemment en établissant des connexions électriques et en moulant au niveau de la tranche avant de segmenter les puces à l'aide d'un laser. La principale distinction entre le packaging à l'échelle d'une puce au niveau d'une tranche (WLCSP) et les puces retournées, concernant la configuration des puces, réside dans l'absence de substrat entre la puce et le PCB dans les WLCSP. Au lieu de cela, des couches de redistribution (RDL) remplacent le substrat, ce qui permet d'obtenir un boîtier plus compact et une conductivité thermique améliorée.

Fig 2 : Emballage au niveau de la plaquette

Source : AnySilicon, IEEE

Les emballages au niveau des tranches peuvent être classés en deux types principaux : fan-in et fan-out. Dans les emballages en éventail au niveau des tranches, généralement utilisés pour répondre aux exigences technologiques de base des téléphones mobiles bas de gamme, les couches de redistribution (RDL) sont dirigées vers le centre de la puce. À l'inverse, dans le boîtier éventail, introduit en 2007, le RDL et les billes de soudure s'étendent au-delà des dimensions de la puce, permettant à la puce d'accueillir davantage d'entrées et de sorties tout en conservant un profil mince. L'emballage en éventail se présente sous trois variantes : noyau, haute densité et ultra haute densité. L'emballage de base est principalement utilisé dans les applications automobiles et réseau qui n'exigent pas de technologie de pointe, telles que les puces de radiofréquence et d'infodivertissement. Les variantes haute et ultra haute densité sont largement utilisées dans les applications mobiles et devraient s'étendre à certaines applications de réseau et de calcul haute performance. Taiwan Semiconductor Manufacturing Company (TSMC) a la particularité d'être le plus grand producteur mondial de packages à l'échelle d'une puce (WLCSP).

Le marché de l’emballage au niveau des plaquettes devrait croître à un taux de 21,0 % pour la période de prévision de 2021 à 2028. Le rapport sur le marché de l’emballage au niveau des plaquettes analyse la croissance, qui est actuellement en croissance en raison du besoin imminent de miniaturisation des circuits dans les dispositifs microélectroniques.

Pour en savoir plus sur l’étude, visitez https://www.databridgemarketresearch.com/fr/reports/global-wafer-level-packaging-market

Fig 3 : Types de packages Fan in et Fan Out

Source : AnySilicon, IEEE

Au cours de la dernière décennie, des progrès significatifs ont été réalisés dans le domaine des packages à puce empilés au niveau des tranches (WLCSP). Cette avancée permet l'incorporation de plusieurs circuits intégrés dans un seul boîtier, servant à la fois à la liaison hétérogène, qui intègre des puces logiques et mémoire, et à l'empilement de puces mémoire.

Dans le cas d'un empilement 2,5-D, deux puces ou plus sont positionnées côte à côte avec un interposeur facilitant les connexions entre les matrices. Différentes catégories d'empilement 2,5-D existent, selon le type d'interposeur utilisé :

• Les interposeurs en silicium nécessitent l'utilisation de vias traversants en silicium (TSV), qui sont des connexions électriques verticales pénétrant dans la puce ou la plaquette de silicium. Bien que les interposeurs de silicium offrent une technologie mature présente sur le marché depuis plus d'une décennie, le coût du silicium est substantiel et nécessite une technologie frontale et des capacités de fabrication. Le CoWoS-S (puce sur plaquette sur substrat) de TSMC est un acteur de premier plan sur ce marché
• Les ponts en silicium sont relativement récents. Ces structures utilisent de plus petites quantités de silicium par rapport aux interposeurs traditionnels en silicium, ce qui donne lieu à un profil plus fin qui réduit la consommation d'énergie et améliore la flexibilité de conception. Leur avantage par rapport aux interposeurs traditionnels en silicium réside dans leur capacité à permettre une intégration avancée au niveau du système, ce qui les rend adaptés au calcul haute performance (HPC), tel que l'intelligence artificielle (IA). Les technologies représentatives incluent l'EMIB d'Intel (pont d'interconnexion multi-die intégré) et le CoWoS-L de TSMC.
• Les couches de redistribution (RDL) peuvent également servir d'interposeurs. Le principal atout de cette technologie réside dans le fait que le processus de photolithographie utilisé pour créer les RDL permet d’obtenir des motifs fins, conduisant à des gains de vitesse et à une dissipation thermique améliorés. Le CoWoS-R (chip-on-wafer-on-substrate RDL) de TSMC est sur le point de commencer la production en masse
• Le verre apparaît comme un matériau de nouvelle génération pour les interposeurs. Il offre des avantages tels qu'un faible coût et une perte de puissance minimale dans les bandes passantes haute fréquence. Toutefois, son adoption par le marché pourrait prendre un certain temps avant de se concrétiser.

Dans le domaine de l'empilement 3D, plusieurs puces sont empilées les unes sur les autres, avec ou sans interposeur. Il existe deux principaux types d’empilement 3D :

• Le type le plus répandu concerne les vias traversants en silicium (TSV) avec des micro-bosses (µ-bosses)
• Une alternative émergente est la liaison hybride sans bosses, qui établit des interconnexions via une liaison diélectrique et du métal intégré. Cette approche est actuellement explorée principalement par les fabricants de mémoire

Limites de l'emballage traditionnel

• Contraintes de taille : Les méthodes de conditionnement traditionnelles, telles que les boîtiers à puce unique, ont des limites de taille qui rendent difficile l'intégration d'un plus grand nombre de composants, en particulier dans les appareils compacts comme les smartphones et les appareils portables.
• Dissipation de la chaleur: À mesure que les puces deviennent plus denses, la dissipation de la chaleur devient un problème important. La surchauffe peut entraîner une dégradation des performances et même une défaillance de la puce
• Interférence des signaux : Lorsque plusieurs composants sont étroitement regroupés, des interférences de signal peuvent se produire, affectant les performances globales de l'appareil.
• E/S limitées : L'emballage traditionnel limite souvent le nombre de connexions d'entrée/sortie (E/S), limitant ainsi la capacité d'intégrer davantage de composants.

Avancées dans le conditionnement des puces

Pour remédier à ces limitations et acquérir un avantage concurrentiel, les fabricants de semi-conducteurs ont investi dans des technologies avancées de conditionnement de puces. Plusieurs avancées clés ont vu le jour ces dernières années :

Interposer + Substrate

Les interposeurs sont l’élément fondamental qui rend possible l’emballage avancé. Ces substrats minces fournissent une base sur laquelle les puces individuelles seront placées, ainsi que de minuscules interconnexions à fixer au substrat principal de l'emballage. Les interposeurs utilisés dans ces packages avancés sont constitués de trois matériaux possibles :

• Le silicium, qui utilise des vias traversants en silicium (TSV) pour former des connexions avec le substrat du boîtier
• Une matière organique parfois appelée couche de redistribution organique (RDL)
• Le verre, devenu souhaitable dans certains des produits avancés les plus récents

Fig 4: Interposer + Substrate

Source : SMG

Emballage 2.5D et 3D

Les technologies de packaging 2.5D et 3D impliquent l'empilement de plusieurs puces les unes sur les autres ou adjacentes les unes aux autres, à l'aide de vias traversants en silicium (TSV) pour permettre la communication entre les couches. Ces technologies offrent plusieurs avantages :

• Densité de composants plus élevée : L'empilage de puces permet d'intégrer davantage de composants dans un seul boîtier, augmentant ainsi les fonctionnalités sans augmenter significativement la taille du boîtier.
• Performance améliorée: Des interconnexions plus courtes entre les puces empilées réduisent la latence du signal, conduisant à des performances globales améliorées
• Dissipation thermique améliorée : La chaleur peut être dissipée plus efficacement dans les boîtiers 3D, car la chaleur générée par une puce peut être répartie sur plusieurs couches
• Intégration hétérogène : Différents types de puces, telles que des processeurs, de la mémoire et des capteurs, peuvent être empilés pour créer des packages multifonctionnels hautement intégrés

Fig 5 : À gauche : concept d'emballage Flipchip. Centre : Intégration 2.5D sur interposeur. A droite : intégration 3D sur un interposeur.

Source : eInfochips

Matériaux avancés

De nouveaux matériaux ont été développés pour améliorer les performances et l’efficacité du conditionnement des puces :

• Diélectriques à faible K : Les diélectriques à faible k réduisent les délais de propagation du signal et la consommation d'énergie dans les puces
• Matériaux d'interface thermique : Les matériaux d'interface thermique améliorés aident à dissiper la chaleur plus efficacement, évitant ainsi la surchauffe
• Substrats flexibles : Les substrats flexibles permettent la création d'emballages pliables et conformes pour des applications telles que les écrans flexibles et les appareils portables.

Intégration hétérogène

L'intégration hétérogène implique de combiner différents types de puces, telles que des processeurs, des GPU, des accélérateurs d'IA et des capteurs, dans un seul package. Cette approche offre plusieurs avantages :

• Conception simplifiée des appareils : Les fabricants peuvent créer des appareils hautement intégrés dotés de multiples fonctionnalités, réduisant ainsi le besoin de composants externes
• Efficacité énergétique améliorée : La colocalisation de puces spécialisées dans un seul boîtier peut réduire la consommation d'énergie par rapport aux composants séparés
• Économies de coûts: En regroupant plusieurs composants dans un seul package, les coûts de fabrication peuvent être réduits

Package sur package (PoP)

Le concept package-on-package (PoP) est similaire à un ensemble de BGA empilés. Plusieurs boîtiers sont construits avec une empreinte BGA et empilés verticalement sur des couches de substrat successives. En théorie, cela permet à un boîtier existant d'être intégré directement au-dessus d'un autre boîtier, de la même manière que si l'on empilait plusieurs PCB les uns sur les autres. Le réseau de billes du niveau le plus bas est soudé à un PCB et donne accès aux parties restantes du boîtier.

Fig 6 : Package sur package (PoP)

Source : MADPCB

• Système dans le package (SIP)

Il s’agit moins d’une structure d’emballage spécifique que d’une méthodologie de conception ou d’un type de conception d’emballage. Tous les systèmes en package (SIP) suivent un concept de conception spécifique : le package tente d'intégrer autant de composants que possible afin que le package contienne un système complet, souvent conçu pour une application spécifique.

L’un des éléments suivants peut être présent dans les SIP pour les composants avancés :

• Mémoires, y compris la mémoire à large bande passante
• Interfaces RF ou analogiques
• Blocs de gestion de l'alimentation
• Un ou plusieurs cœurs de traitement
• Blocs DSP spécialisés pour des applications spécifiques

Certains nouveaux composants sont conçus sous forme de SIP ou de SoC avec une logique reconfigurable avancée, ce qui signifie qu'un coprocesseur FPGA est implémenté dans le package. Cela donne au concepteur de composants une flexibilité significative pour adapter un SIP à son produit final, ainsi que pour créer un avertissement pour une reconfiguration ultérieure une fois le produit déployé sur le terrain.

Figure 7 : Système dans le package (SIP)

Source : AnySilicon

Enfin, une distinction est faite entre un système sur puce (SoC) et un SIP. Un SoC reste un SIP, mais il n’existe que sous la forme d’une seule puce, qui ne peut pas être conçue comme un interposeur. Pour cette raison, certains produits SoC sont placés dans un emballage traditionnel ou un emballage intégré avec un interposeur et un substrat. Les SIP fournissent également l'intégration observée dans les SoC, mais ils implémentent le type d'intégration avec plusieurs composants décrit ci-dessus.

Data Bridge Market Research analyse que le marché des systèmes en package (SIP) était évalué à 23,51 milliards de dollars en 2021 et devrait atteindre 49,84 milliards de dollars d’ici 2029, enregistrant un TCAC de 9,85 % au cours de la période de prévision de 2022 à 2029. Le marché Le rapport organisé par l’équipe Data Bridge Market Research comprend une analyse approfondie d’experts, une analyse des importations/exportations, une analyse des prix, une analyse de la consommation de production et une analyse du pilon.

https://www.databridgemarketresearch.com/fr/reports/global-system-in-package-sip-market

Dynamique du marché

L’expansion du marché dépend dans une large mesure des clients finaux, notamment des fabricants d’équipement d’origine automobile (OEM) et des fabricants d’appareils électroménagers. Un nombre croissant de clients finaux recherchent activement des fournisseurs spécialisés dans les emballages avancés. Cette demande est motivée par la nécessité croissante d'une informatique rapide et fiable, en particulier dans des applications telles que les véhicules autonomes. Pour les fabricants de semi-conducteurs, en particulier les fabricants de dispositifs logiques intégrés (IDM) et les fonderies, le packaging avancé constitue un avantage concurrentiel crucial. Pour attirer et fidéliser des clients de semi-conducteurs sans usine de grande valeur, les fabricants doivent être ouverts aux efforts de collaboration pour développer des solutions d'emballage avancées. Même si les fabricants de semi-conducteurs sans usine conservent un contrôle total sur le processus de planification des puces jusqu'au début de la production à grande échelle, les fabricants ont toujours la possibilité d'apporter une valeur ajoutée. Les efforts de développement conjoints ont généralement lieu pendant la phase de conception de l'architecture de la puce et les premières exécutions de la navette pour la validation de la conception. Le besoin d’une telle collaboration devrait augmenter en raison de la demande croissante de puces plus performantes et de la complexité croissante des conceptions de puces résultant de techniques d’emballage avancées.

• En 2016, TSMC a lancé des systèmes innovants au niveau des tranches à diffusion intégrée (InFO), principalement pour les applications sans fil, en étroite collaboration avec son principal client. Plus récemment, des dérivés de celui-ci, tels que InFO AiP (antenne dans un package) et InFO PoP (package sur package), ont été publiés pour s'étendre à d'autres applications de mise en réseau et HPC.

Les adeptes rapides peuvent rencontrer des défis importants lorsqu’ils tentent de rattraper les leaders du marché. Cela est principalement dû au fait que des investissements technologiques substantiels sont nécessaires pour garantir aux clients le volume de production requis pour prendre en charge leurs produits. En outre, bien que les adeptes rapides puissent posséder une technologie d'emballage de niveau recherche et développement (R&D) pour l'emballage en éventail et l'emballage 2,5-D, ils manquent généralement d'expérience en production, un facteur crucial pour atteindre un rendement de production élevé.

Pour relever ces défis, les entreprises d’emballage doivent rechercher de manière proactive des clients clés dès les premières étapes de développement. Positionner leurs entreprises comme partenaires volontaires dans la fabrication de solutions d’emballage avancées dès la phase de conception devient déterminant pour l’acquisition de clients.

Le packaging avancé nécessite des modifications dans les architectures logicielles et matérielles de l’utilisateur final. Par conséquent, la conception de l’emballage doit être prise en compte dès la phase initiale de planification architecturale. Le soutien des fournisseurs back-end pendant cette phase peut alléger le fardeau de l’adoption d’un packaging avancé. Une fois qu'un client a sélectionné un fournisseur d'emballages avancés, il est susceptible de poursuivre son partenariat avec ce fournisseur pour de futurs projets.

Pour améliorer leurs capacités de conception, les entreprises ont la possibilité de collaborer avec une maison de conception ou d'investir dans celle-ci. Ces maisons de conception jouent un rôle essentiel tout au long du processus de fabrication des puces, englobant le développement, la conception et la production de la propriété intellectuelle (PI). Disposer d'un pool IP peut accélérer les exigences de conception des clients, les aidant ainsi à éviter les conceptions redondantes et les dépenses en ressources. Les maisons de conception doivent offrir des services front-end et back-end complets, y compris une conception au niveau du transfert de registre, des descriptions fonctionnelles de haut niveau, des tests logiques et des services de placement et d'acheminement.

Une autre proposition potentiellement intéressante pour les fabricants de puces consiste à sécuriser les capacités de conception et à proposer des solutions clé en main, allant de la conception à la fabrication, au conditionnement et aux tests des plaquettes. Cette offre globale offre aux clients une solution unique et pratique pour leurs besoins en semi-conducteurs.

Concernant la fabrication, il existe deux capacités technologiques essentielles que les fabricants doivent maîtriser pour les emballages 2,5D et 3D. Pour les emballages 2,5-D, la maîtrise est requise dans la gestion des solutions d'interposeur émergentes qui intègrent de nouveaux matériaux et méthodologies de fabrication comme le silicium, les couches de redistribution (RDL) et le verre. Dans le cas des emballages 3D, la dernière technologie, le collage hybride, nécessite une planarisation chimico-mécanique pour garantir une planéité uniforme entre diverses substances et éviter les bombages. De plus, une grande précision d’interconnexion grâce aux capacités disque-plaquette en termes d’équipement et d’expertise est cruciale.

Avantage concurrentiel grâce au conditionnement avancé des puces

L’adoption de techniques avancées de conditionnement de puces offre aux entreprises un avantage concurrentiel significatif :

• Différenciation de produit: Les entreprises peuvent différencier leurs produits en offrant davantage de caractéristiques et de fonctionnalités dans le même facteur de forme, attirant ainsi les clients à la recherche de capacités améliorées.
• Facteurs de forme compacts : Des boîtiers plus petits avec plus de composants permettent des conceptions d'appareils plus élégantes et plus compactes, attrayantes pour les consommateurs qui privilégient la portabilité et l'esthétique.
• Amélioration des performances : L'amélioration des performances et de l'efficacité énergétique obtenue grâce aux technologies d'emballage avancées peut donner aux entreprises un avantage concurrentiel sur les marchés axés sur la performance.
• Économies de coûts: L'intégration hétérogène et d'autres méthodes d'emballage avancées peuvent entraîner des économies de coûts de fabrication, permettant aux entreprises de proposer des prix compétitifs.

La principale tendance sous-jacente en matière d'emballage avancé a été l'intégration ou le regroupement de davantage de fonctionnalités et de blocs de circuits dans des espaces plus petits, le tout fonctionnant à des vitesses plus rapides. Pour faciliter ce type de conditionnement de fonctionnalités, l'industrie a développé plusieurs types de conceptions de conditionnement de semi-conducteurs qui permettent l'intégration continue de diverses fonctionnalités.

Voici quelques exemples de la façon dont les entreprises utilisent ACP pour offrir plus de composants à leurs clients et acquérir un avantage concurrentiel :

• Pomme: Apple utilise l'ACP dans ses iPhones pour intégrer plusieurs composants, tels que le processeur de la série A, le coprocesseur de la série M et les capteurs Face ID, sur un seul substrat. Cela permet de réduire la taille et le poids des iPhones et d'améliorer leurs performances.
• Samsung : Samsung utilise l'ACP dans ses smartphones Galaxy pour intégrer plusieurs composants, tels que le processeur Exynos, le GPU Mali et le NPU, sur un seul substrat. Cela permet de réduire la taille et le poids des smartphones Galaxy et d'améliorer leurs performances.
• Intel : Intel utilise l'ACP dans ses FPGA pour intégrer plusieurs composants, tels que la puce FPGA, la mémoire HBM2 et l'interposeur, sur un seul substrat. Cela contribue à améliorer les performances des FPGA et à les rendre plus économes en énergie

En proposant davantage de composants à leurs clients via ACP, les entreprises peuvent acquérir un avantage concurrentiel sur le marché.

Le marché de l’emballage de semi-conducteurs devrait connaître une croissance du marché à un taux d’environ 8,00 % au cours de la période de prévision de 2021 à 2028 et atteindra une valeur de 53 676,97 d’ici 2028. Le rapport d’étude de marché Data Bridge sur le marché de l’emballage de semi-conducteurs fournit une analyse et des informations. concernant les différents facteurs qui devraient prévaloir tout au long de la période de prévision tout en fournissant leurs impacts sur la croissance du marché. L’essor du secteur de l’emballage à l’échelle mondiale accélère la croissance du marché de l’emballage des semi-conducteurs.

https://www.databridgemarketresearch.com/fr/reports/global-semiconductor-packaging-market

Conclusion

Dans le monde en évolution rapide de la technologie des semi-conducteurs, les progrès en matière de conditionnement des puces sont un facteur essentiel pour obtenir un avantage concurrentiel. Grâce à des techniques telles que le packaging 2,5D et 3D, des matériaux avancés et une intégration hétérogène, les entreprises peuvent offrir davantage de composants et de fonctionnalités à leurs clients sans compromettre les performances, la taille ou l'efficacité énergétique. Ces avancées stimulent non seulement l'innovation, mais garantissent également que les entreprises de semi-conducteurs restent à l'avant-garde en matière de fourniture de solutions de pointe pour répondre aux demandes d'un monde de plus en plus connecté. Adopter ces avancées en matière de conditionnement de puces sera essentiel pour les entreprises qui cherchent à prospérer dans le paysage en constante évolution des appareils électroniques.